（文章來源：集微網）

隨著集成電路尺寸縮微，工藝制程技術的發展在穿孔、光刻、隧穿、散熱等方面都碰到了越來越多的技術瓶頸。要繼續推進芯片性能提升，全球半導體領導廠商提出了不同的思路，包括從器件結構、材料、封裝等方面來著手創新。而Chiplet逢此節點開始走向臺前，擔當大任，但挑戰依然橫亙。在2021年伊始之際，就讓我們回望Chiplet走過的風雨歷程以及未來的征途吧。

分而治之，Chiplet助力解決工藝集成難題

總體來看，Chiplet技術是SoC集成發展到一定程度之后的一種新的芯片設計方式，它通過將SoC分成較小的裸片（Die），再將這些模塊化的小芯片（裸片）互聯起來，采用新型封裝技術，將不同功能不同工藝制造的小芯片封裝在一起，成為一個異構集成芯片。

Chiplet的概念早在10多年前就被提出了，為何在最近火熱起來了呢？廈門大學閩江學者特聘教授、博導，微電子與集成電路系主任于大全教授認為，Chiplet技術的概念最初是從2.5D/3D IC封裝演變而來，以2.5D硅通孔中介層集成CPU/GPU和存儲器可以被歸類為Chiplet范疇。2013年，臺積電與賽靈思合作開發的FPGA就是一個典型案例。隨著摩爾定律發展進一步放緩，工藝提升越來越困難，尤其是進入到幾納米的工藝制程后只有很少的代工廠能做到，這種情況下，業界對Chiplet技術寄予厚望。Chiplet異構集成封裝在一起有望解決因工藝提升困難而導致的芯片性能成本問題。

從目前采用Chiplet技術而大獲成功的AMD EPYC（霄龍）處理器上可見一斑。

AMD EPYC 處理器混合多芯片架構，來自：AMD

正是采用了Chiplet技術，AMD EPYC 處理器成功實現了集成64核的高性能服務器芯片，如果采用之前的單一芯片設計，集成64核，在現有工藝下是不現實、也是不經濟的。而AMD按功能需要劃分成小芯片，采用最優的設計工藝制造，不僅可以降低成本，提升良率，讓多核復雜大芯片設計成為可能，同時，模塊化設計思路也可以提高芯片研發速度，降低研發成本。

于大全教授對此表示，以前的SoC芯片設計是系統整體設計，而現在的Chiplet技術可以將CPU這樣的大芯片按功能拆分成不同功能模塊，分別設計，分別制造，根據需要選用適合的封裝技術進行系統集成，從而實現了一個系統芯片的功能。

這貌似應驗了那句俗語“天下事，分久必合，合久必分”。看來，在芯片設計的道路上，分而治之，進而實現更高更復雜的集成也是螺旋式上升道路上的必經階段。

實施Chiplet技術面臨的兩大挑戰：互聯與封裝

而讓多個小芯片裸片互聯起來并最終異構集成成為一個大芯片，面臨諸多技術挑戰，這其中互聯和封裝是最需攻克的兩大“關卡”。

可以說，如何讓裸片與裸片之間高速互聯，是Chiplet技術落地的關鍵，這對芯片設計公司以及全產業鏈來說均是一大全新挑戰。

由光互聯論壇(OIF)定義的電氣I/O標準顯示，在超短距離和極短距離鏈路上（裸片與裸片互聯）數據傳輸速率高達112Gbps。芯片設計公司在設計裸片與裸片之間的互聯接口時，首要保證的是高數據吞吐量，另外，數據延遲和誤碼率也是關鍵要求，還要考慮能效和鏈接距離。

在互連方面，設計廠商各出奇招。Marvell在推出模塊化芯片架構時采用了Kandou總線接口； NVIDIA推出的用于GPU的高速互聯NV Link方案；英特爾免費向外界授權的AIB高級接口總線協議；AMD推出的Infinity Fabrie總線互聯技術，以及用于存儲芯片堆疊互聯的HBM接口……這些都是芯片設計公司在致力實現高速互聯上的不同嘗試。

而在封裝層面，包括英特爾和臺積電在內的巨頭都在布局。

英特爾在異構互聯的道路上已進行了長期投入，多年前就推出了EMIB技術,最近又推出了Foveros3D立體封裝技術。不同于以往單純連接邏輯芯片、存儲芯片，Foveros可以把不同邏輯芯片堆疊、連接在一起，可以“混搭”不同工藝、架構、用途的IP模塊、各種內存和I/O單元。

基于Foveros 3D封裝技術，英特爾推出了酷睿處理器“Lakefield”，其中，CPU、GPU核心采用的是10nm工藝，I/O部分所在的基底層則是22nm工藝制造。

臺積電作為代工巨頭，自然也在重兵押注。

一年前，臺積電曾展示一款基于ARM內核、采用Chiplet概念設計的芯片產品，利用了臺積電7nm工藝、LIPINCON互聯和CoWoS封裝技術制造。LIPINCON是一種高速串行總線，它是臺積電多年前就開始研發的裸片之間數據互聯接口技術。CoWoS是臺積電推出的 2.5D封裝技術，稱為晶圓級封裝，通過芯片間共享基板的形式，將多個裸片封裝在一起，主要用于高性能大芯片的封裝。

臺積電CoWoS 3D封裝示意圖，來自：臺積電

臺積電基于Chiplet理念的成功設計向業界傳遞了一種示范效果，對于想使用Chiplet理念來設計芯片但又沒有能力自研芯片接口的Fabless廠商，采用臺積電現成的接口LIPINCON IP無疑將極具吸引力。

多路并進  助推Chiplet技術在國內發展

國際巨頭紛紛排兵布陣，國內廠商在代表未來的Chiplet 層面自然也要“趕趟兒”。

于大全教授認為，從廣義的Chiplet，例如CPU/GPU+存儲器通過硅通孔中介層集成這個角度來看，國內廠商已在跟進，例如華為海思、中興等，已實現了一定的量產，當然，代工還是由臺積電等企業來完成。從狹義的角度來看，將一個SoC分成幾個小芯片，通過硅通孔（TSV）再異質集成起來，這種做法目前實施的公司還比較有限，未來這項技術估計會由蘋果等大公司驅動發展，由臺積電這樣的代工企業來制造和集成。

另一方面，當前Chiplet技術落地的制造和封裝能力，國內還相對落后。于大全教授指出，這類的封裝技術，越來越向前道制造技術靠攏，他認為，在高端封裝技術領域，前道封裝時代正在快速來臨。

不過，于大全教授也表示，現在是國內發展先進封裝技術的好時機，對于中芯國際這樣的國內半導體制造龍頭企業，在受到美國制裁之后，先進工藝制程的研發可能會受到限制，這種情況下，發展先進封裝技術或可提供另一條可行道路。

除了中芯國際，國內從事封裝制造的廠商也都在關注推進先進封裝技術的部署，特別是3D芯片堆疊封裝方面，紫光、武漢新芯、晶方科技、碩貝德等廠商已取得不錯成績。

據于大全教授透露，其在廈門大學所從事的工作就是先進封裝技術的研究，重點開展Chiplet的關鍵技術攻關，研究方向包括TSV、TGV、芯片堆疊、新型鍵合方案等，目前已有一些專利技術在申請準備中。

另外，圍繞Chiplet技術實施的標準制定，也已引發了國內相關廠商的高度重視。

在IC CHINA 2020大會上，芯原董事長戴偉民也極力推薦了Chiplet技術。他認為Chiplet這種將不同工藝節點的裸片混封的新形態是未來芯片發展的重要趨勢之一，它將給半導體全產業鏈帶來新的機會。作為IP供應商，芯原提出了IP as a Chip(IaaC)的理念，旨在以Chiplet實現特殊功能IP從軟到硬的“即插即用” ，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規模芯片的設計時間和風險。戴偉民特別強調了封裝和互聯對Chiplet的重要性，特別是芯片互聯，需要一個一致性協議問題，就涉及到了標準。

為此，構建Chiplet產業聯盟就成了應有之義。在2020年全球硬科技創新大會上，芯動科技CEO敖海和中科院院士姚期智、紫光存儲CEO任奇偉等共同啟動了Chiplet產業聯盟。芯動科技CEO敖海認為，Chiplet技術對當前突破AI和CPU/GPU等大型計算芯片的算力瓶頸具有重要戰略意義，是解決我國高質量發展進程中晶圓工藝“卡脖子”難題的關鍵技術之一。作為國內一站式IP和芯片定制領軍企業，芯動科技已推出了國產自主標準的INNOLINK Chiplet和HBM2E等高性能計算平臺技術，支持高性能CPU/GPU/NPU芯片和服務器。

除了封裝與互聯以外，支持Chiplet芯片設計的EDA工具鏈以及生態是否完善，是否可持續發展，也是Chiplet技術成功所需要解決的關鍵問題。

時下，我國芯片產業正處于新窗口機遇時期，Chiplet新型設計技術的出現，對國內集成電路產業無疑是一個后來居上的有利契機，但這需要全產業培育從架構、設計、晶圓到封裝和系統的全套解決能力。

據Omdia報告，2018年Chiplet市場規模為6.45億美元，預計到2024年會達到58億美元，2035年則超過570億美元。

面對接下來的Chiplet在全球市場上的井噴式增長，中國的IC業者能否抓住機會，分得一杯羹？進而提升我國半導體在高性能芯片上的生產制造能力？現在的時機很關鍵。