（文章來源：半導體封裝工程師之家）

 

黃 濤 廖秋慧 吳文云 羅 成

(上海工程技術大學 材料工程學院)

《電子元件與材料》

 

摘要: 

導電膠分層作為封裝失效問題，一直受到廣泛的關注。基于 ANSYS 平臺，對導電膠剝離應力仿真，用來評估導電膠在封裝和測試過程中分層風險，并進一步分析了頂部芯片、絕緣膠厚度以及導電膠厚度對導電膠分層的影響。結果表明: 導電膠在可靠性測試階段 125 ℃冷卻到室溫階段最容易發生導電膠分層失效。該款封裝中導電膠分層的原因是頂部疊層芯片結構引起的。通過對頂部芯片、絕緣膠的厚度進行設計，發現其厚度越薄導電膠的剝離應力越小，分層風險越小。導電膠的厚度在 10 μm 時，膠體的粘附力最大，剝離應力最小，導電膠分層風險最小。

 

隨著電子工業對環境保護要求不斷提高，傳統封裝中使用鉛焊料污染環境，漸漸被環保導電膠代替。但導電膠的熱膨脹系數與芯片相差較大，在溫變載荷下容易產生熱應力使導電膠分層。一旦導電膠分層嚴重將造成芯片功能失效。針對導電膠分層國內外學者進行了廣泛的探討和研究。龍平認為導電膠分層主要是由于熱載荷下各部分膨脹和收縮不均引起的。Sujan 等對銀膠剪切熱失配雙層模型的分析表明，隨著剪切力增大，導電膠分層程度減小。國內學者通過 ANSYS軟件分析導電膠的熱應力，研究基板厚度對導電膠最大熱應力的影響，并提出封裝結構優化的措施，隨著基板厚度的增加，導電膠最大熱應力先減小后增大，在基板厚度為 4～5 mm 時最小，導電膠分層現象有所改善。國外學者利用熱循環后導電膠的整體等效應力并結合芯片剪切實驗評估導電膠分層風險，但僅僅減小等效應力最大值很難改善導電膠分層。雖然利用有限元法分析導電膠熱應力是一種有效手段，但僅分析整體熱應力結果并不能直接評估導電膠與芯片界面分層風險。本文基于有限元法分析導電膠的剝離應力，直接評估導電膠與芯片界面分層(導電膠分層)風險，減小導電膠分層。通過仿真結果分析導電膠失效階段及原因，并進行封裝內部結構設計，改善導電膠分層。

 

1 產品造型及材料的特性參數

 

封裝體由芯片、導電膠、絕緣膠、焊板及引腳、塑封料及金線構成，如圖 1 所示。金線對導電膠分層影響很小，故建模時可以忽略。封裝體尺寸為 2. 0mm×2. 0 mm×0. 6 mm，頂部芯片尺寸為 1. 37 mm×1mm×0. 12 mm，絕緣膠尺寸為 1. 37 mm×1 mm×0. 04mm，底部芯片尺寸為 1. 37 mm×1. 35 mm×0. 12 mm，導電膠尺寸為 1. 37 mm×1. 35 mm×0. 01 mm。

 

導電膠使用 Henkel 公司的 QMI519，塑封料使用 Nitto 公司 G770HCD，材料特性參數如表1 所示。導電膠和塑封料的熱膨脹系數(CTE)和楊氏模量(E)在玻璃態轉變溫度 T g 附近急劇變化。2×10-5/6×10-5和 3000/400 表示當溫度低于 T g 時，導電膠CTE 和 E 的值分別為 2×10- 5℃-1和 3000 MPa，當溫度高于 T g 時，CTE 和 E 分別取 6×10-5℃-1和 400MPa。同理塑封料也具有此類性質。

 

 

 

2 導電膠分層失效行為分析

 

2.1 剝離應力仿真

 

粘接界面的可靠性由界面的粘附力和內應力的大小決定。導電膠的粘附力與本身材料有關。內應力由熱應力和濕應力組成。QMI519 導電膠吸濕性很低，外部塑封料保護使濕氣很難侵入導電膠內部，故導電膠的濕應力較小。

 

芯片在封裝過程中經歷復雜溫度變化，導電膠不可避免產生熱應力。熱應力中與界面剝離相關的應力稱作剝離應力。剝離應力分為拉應力和壓應力，但只有拉應力才有界面剝離風險，拉應力越大則材料之間越容易產生分層。因此，當導電膠材料不變情況下，可以用剝離應力大小評估導電膠分層風險。圖 2 為導電膠界面剝離時受力示意圖，界面拉力是界面分層影響主要因素。

 

 

ANSYS 軟件進行導電膠剝離應力仿真。圖 3是封裝體內部網格圖，網格單元為 39964，節點數目為 191617。熱分析時室溫為 25 ℃，參考溫度為初始溫度，參考溫度時為零應力狀態，用于計算導電膠的熱應力。同時設置空氣自然對流，焊板底部設置溫度載荷，時間為 2400 s。靜應力模塊分析時，設置底面為 Z 方向位移約束，左、前面為 X、Y 方向位移約束，如圖 4 所示。導電膠在125 ℃冷卻到室溫時剝離應力如圖 5 所示，導電膠有頂部芯片區域均為拉應力，同時該區域出現四個應力集中區域，而無頂部芯片區域大部分為壓應力，初步推斷頂部疊層芯片結構對導電膠剝離應力產生影響。

 

 

 

 

2.2 導電膠失效階段分析

 

2.2.1 芯片封裝過程中導電膠失效分析

 

芯片封裝要經過許多的工藝流程比如貼片、塑封等。導電膠分層相關過程包括: 導電膠固化175 ℃ 冷卻到室溫過程; 塑封后固化時從室溫加熱至 175 ℃ 過 程; 塑 封 后 固 化 175 ℃ 冷 卻 至室溫。

 

從圖 5 可知導電膠表面剝離應力云圖關于 Y 軸對稱，將云圖沿 Y 軸劃分 5 個區域比沿 X 軸更能反映剝離應力分布，劃分區域示意圖如圖 6 所示。將導電膠剝離應力云圖導出數據分別計算出各區域剝離應力均值，并繪制以 Y 軸距離為橫坐標的曲線圖。

 

封裝過程中導電膠剝離應力分布如圖 7 所示，塑封后固化 175 ℃ 冷卻至室溫過程，剝離應力達到 15 MPa，在芯片封裝過程中分層風險最大。導電膠固化冷卻過程中拉應力較小，剝離風險較小。

 

 

 

2.2.2 可靠性測試過程中導電膠失效分析

 

塑封體必需經過可靠性測試，其目的為檢測在產品使用時是否容易出故障、產品使用壽命是否合理等。基于 J－STD－020 標準進行 MSL 試驗，首先125 ℃烘烤 24 h，再于 85 ℃濕熱 168 h，最后進行260 ℃回流焊。

 

可靠性測試各過程導電膠剝離應力分布如圖 8所示，125 ℃ 冷卻到室溫時導電膠剝離應力最大，剝離應力均為拉應力。回流過程中，85 ℃ 加熱到260 ℃導電膠拉應力較小，260 ℃ 冷卻到室溫時拉應力區域明顯較小，壓應力明顯增大，但壓應力并不是導致導電膠分層的原因。可見，并不是溫度越高導電膠越容易分層。

 

 

2.2.3 導電膠最易失效階段分析

 

塑封后固化 175 ℃冷卻過程和 125 ℃冷卻過程分別是封裝過程和可靠性測試過程剝離應力最大的過程。通過將兩個過程進行比較，得出 125 ℃冷卻過程導電膠的剝離應力更大，拉應力區域更多，界面剝離的風險更大，如圖 9 所示。因此，導電膠分層最易發生在 125 ℃冷卻過程中。

 

2.3 導電膠加熱及冷卻剝離應力分析

 

導電膠的熱膨脹系數(CTE)比芯片大，若不考慮封裝體結構的影響等因素，加熱時導電膠向外膨脹，Z 方向變形量是大于零的。同理，冷卻過程中導電膠材料向內部收縮，Z 方向變形量是小于零的。圖 10(a)表示導電膠在加熱過程中受力示意圖，芯片受到導電膠材料的擠壓會對導電膠產生一個壓應力。因此，加熱過程導電膠基本上都是壓應力，導電膠分層風險小。圖 10(b)表示冷卻過程中導電膠的受力示意圖，芯片對導電膠有個拉應力，故導電膠在冷卻過程中有較大區域的拉應力分布，導電膠分層風險大。

 

 

 

2.4 導電膠發生分層失效的原因探討

 

除了溫度載荷對導電膠的分層影響，封裝體結構也會對導電膠分層有影響。初步推斷該 QFN 封裝導電膠分層是由于頂部芯片疊層引起的。通過分析導電膠剝離應力云圖，在 125 ℃冷卻至室溫時有頂部疊層芯片區域使導電膠剝離應力增加許多。通過有/無頂部芯片仿真數據分析，頂部疊層芯片結構確實增加了導電膠剝離應力，如圖 11 所示。

 

 

目前，大多數公司通過超聲波掃描顯微鏡(SAM)觀察導電膠分層情況。由于導電膠分層容易發生在可靠性測試的過程中，故在可靠性測試前后分別進行 SAM 測試。從圖 12 看出有頂部芯片結構封裝中導電膠在可靠性測試前后均發生分層現象，但在可靠性測試后導電膠發生分層程度更大，分層區域達到 78%。圖 13 是無頂部芯片結構封裝中導電膠 SAM 圖，導電膠在可靠性測試前后均未發生分層。因此，該款封裝中導電膠分層失效是由于頂部疊層芯片引起的。

 

 

3 導電膠分層現象改善方案

 

3.1 頂部芯片及絕緣膠結構設計

 

由于頂部疊層芯片結構是造成導電膠分層失效的原因，所以基于剝離應力仿真對封裝體結構進行優化設計。首先對頂部芯片以及絕緣膠的厚度設計，頂部芯片厚度 100～140 μm。絕緣膠厚度 30～50 μm。在 125 ℃冷卻至室溫過程中進行剝離應力仿真。

 

 

導電膠的剝離應力隨著頂部芯片厚度減小而下降，頂部芯片厚度為 100 μm 時導電膠剝離應力最小，如圖 14 所示。當絕緣膠厚度為 30 μm 時，導電膠剝離應力最小，且絕緣膠厚度越小，導電膠剝離應力越小，如圖 15 所示。

 

 

 

從圖 5 看出導電膠的剝離應力可能與頂部疊層芯片的面積有關。為此，對頂部芯片的大小設計，將芯片的尺寸減小至 1. 07 mm×0. 8 mm×0. 1 mm。將新設計的封裝進行仿真，新設計頂部芯片尺寸使得導電膠的剝離應力減小，拉應力分布減小，如圖16 所示。因此，減小頂部芯片的面積能夠改善導電膠分層現象。

 

 

3.2 導電膠厚度的設計

 

導電膠的厚度變化不僅改變剝離應力大小，而且會影響膠體的粘附力。

 

圖 17 表示不同厚度導電膠的剝離應力，導電膠厚度為 10 μm 時，其剝離應力較其他厚度時要小。但并非導電膠厚度越小越好，當厚度減至 5μm 時，導電膠的剝離應力迅速增大，容易造成導電膠分層失效。當厚度超過 10 μm 時，導電膠剝離應力隨著厚度增加而增大。

 

導電膠的厚度改變時，膠體對芯片粘附力發生變化。通過芯片推力測試儀對固化后導電膠進行芯片推力實驗，用芯片推力來表征導電膠對芯片的粘附力大小，芯片推力越大則導電膠粘附力越大。每種導電膠厚度選出 10 組，共 40 組進行芯片推力實驗，再算出每種厚度導電膠平均芯片推力值以減小實驗誤差。圖 18 表示芯片推力實驗，在框架上殘留物越多表示芯片推力越大。圖 19 表示不同導電膠厚度時的平均芯片推力大小，導電膠厚度為 10μm 時芯片平均推力最大，表征導電膠對芯片粘附力也最大，整體上芯片推力隨著導電膠厚度的增加先增大，當厚度超過 10 μm 時一直減小。導電膠厚度為 5 μm 時，導電膠過薄導致粘附力不足。一方面是界面起粘附作用的物理及化學鍵減少引起的，另一方面膠體本身機械強度低，在芯片推力實驗中容易產生粘結破壞。從圖 17 和圖 19 可知增加導電膠厚度并不能改善導電膠的剝離應力，反而減小了導電膠對芯片的粘附力，增加了導電膠分層的風險。同時增加導電膠厚度造成導電膠浪費，經濟性較差。

 

 

 

 

當導電膠厚度大于 10 μm 時，膠體粘附力下降，推斷可能是導電膠內部空洞導致的。為此對固化后導電膠進行了 X 射線透射觀察孔隙率，如圖 20所示。孔隙率值隨著導電膠厚度降低而減小，導電膠厚度為 10 μm 時孔隙率最小為 9%。空洞直接減小導電膠與芯片接觸的有效面積，而有效面積與其粘附力成正相關。孔隙率越大，導電膠的粘附力越小。孔隙率 porosity 基于公式(1):

 

 

式中: V 為導電膠的總體積; V 0 為總孔體積。

 

 

因此，導電膠厚度 10 μm 對芯片粘附力最大，剝離應力最小，導電膠分層風險最小。

 

頂部芯片 1. 07 mm×0. 8 mm×0. 1 mm，絕緣膠厚 30 μm，導電膠厚 10 μm，導電膠分層風險是最小的。將新設計結構的封裝體進行生產，在可靠性測試前后進行 SAM 檢測，檢測結果如圖 21 所示。導電膠在可靠性測試后仍有分層，但導電膠分層區域減小至 25%。在工廠實際生產中，可靠性測試后導電膠分層區域小于 50%時，可以進行生產，故該方案改善導電膠分層是有效的。

 

 

4 結論

 

(1)通過 ANSYS 平臺剝離應力仿真，QFN 型封裝在 125 ℃冷卻至室溫過程中導電膠剝離應力最大，導電膠分層的風險最大。導電膠在冷卻過程中比加熱過程分層風險性更大。仿真結果還表明，并不是溫度越高導電膠分層風險越大。

(2)從剝離應力仿真結果中推斷出導電膠的分層與疊層芯片結構有關。同時通過改變疊層芯片結構參數，發現其結構優化確實能夠改善導電膠分層。當頂部芯片厚 100 μm，絕緣膠厚 30 μm 時，導電膠剝離應力最小即導電膠分層風險小，減小頂部芯片的面積亦能減小導電膠分層風險。

(3)當具有類似疊層芯片結構封裝中出現導電膠分層，可以通過適當減小頂部疊層結構的體積，以減小導電膠的剝離應力，降低導電膠分層風險。導電膠固化后厚度一般以 10 μm 為宜，不宜涂覆過厚的導電膠。

(4)導電膠分層失效是在熱載荷下，導電膠與芯片界面產生拉應力作用使兩者材料分離，分析導電膠整體的等效應力結果并不能直接評估分層風險。通過導電膠剝離應力仿真方法的使用，正確地評估導電膠分層風險，并與超聲波掃描 SAM 分層檢測結果吻合，為工廠中出現類似導電膠分層失效問題提供解決方案。

 

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